AI applied to hardware
Diseño digital asistido por inteligencia artificial, desde cero y sin experiencia previa.
// Convocatoria abierta · Programa nacional
AI-HDL Panamá
Aprende a diseñar hardware digital con inteligencia artificial y compite junto a universidades de todo el mundo en la AI-HDL League de la Universidad de Arizona.
- Septiembre 2026 – Junio 2027
- Equipos de 2 a 3 integrantes
- Sin experiencia previa en HDL
El programa
Más que una competencia: una ruta para descubrir talento
AI-HDL Panamá es una iniciativa del C-TASC AIP que incorpora a Panamá a la AI-HDL League (Artificial Intelligence for Hardware Design League) de la Universidad de Arizona. Los equipos panameños compiten en la liga internacional y, al mismo tiempo, en un ranking nacional exclusivo para Panamá.
La meta es eliminar las barreras de entrada al diseño de hardware: con inteligencia artificial, mentoría especializada y herramientas profesionales de la industria, cualquier persona con ganas de aprender puede diseñar su primer circuito digital.
Conoce la AI-HDL League de la Universidad de Arizona →Arizona capacity
La Universidad de Arizona dicta los webinars, la capacitación técnica y la mentoría internacional.
C-TASC executes
El C-TASC AIP organiza la competencia nacional, coordina a los mentores y lleva el ranking de Panamá.
Path to ASIC and internships
Los mejores perfiles se identifican para proyectos de ASIC y pasantías en la Universidad de Arizona.
Objetivos e indicadores del programa
Objetivos específicos:
- - Despertar el interés de estudiantes universitarios por el diseño digital y la industria de semiconductores.
- - Introducir el uso de herramientas de IA aplicadas al diseño de hardware (AI-assisted Hardware Design).
- - Desarrollar competencias en arquitectura digital, Verilog/SystemVerilog, verificación y metodologías modernas de diseño.
- - Crear una comunidad nacional de estudiantes, mentores, universidades y empresas alrededor del diseño de chips.
- - Identificar a los estudiantes con mayor potencial para integrarlos a los programas del C-TASC, cursos especializados, pasantías y futuros proyectos de ASIC.
Indicadores a largo plazo
- - Crecimiento sostenido en número de universidades, estudiantes, profesionales y mentores participantes.
- - Incremento de jóvenes que continúan su formación y desarrollan una carrera en diseño de hardware y microelectrónica.
- - Número de estudiantes que acceden a pasantías internacionales y programas avanzados del C-TASC.
- - Fortalecimiento de la colaboración entre academia e industria.
- - Incorporación de talento panameño a empresas, centros de investigación y proyectos del ecosistema de semiconductores.
Quién puede participar
Arma tu equipo de 2 o 3 personas
Panamá participa únicamente en la División Superior (Upper Division) de AI-HDL. Los integrantes pueden venir de la misma universidad o de instituciones distintas. Se recomiendan equipos multidisciplinarios, que reúnan estudiantes de áreas como ingeniería, física, computación, electrónica y afines.
Categoría
Estudiantil
Integrada exclusivamente por estudiantes de pregrado matriculados en instituciones de educación superior de Panamá al momento de la inscripción.
Categoría
Abierta
Profesionales o equipos mixtos que pueden incluir estudiantes, docentes, investigadores y profesionales de la industria.
Cómo funciona
Cuatro fases de diseño, de la idea al tape-out
Los equipos siguen la metodología oficial de la Universidad de Arizona. Cada fase cierra con una revisión técnica (Milestone Review) en la que se evalúa el avance del proyecto.
-
Design Phase 1
Genera Verilog con ayuda de LLM, sintetiza el netlist RTL y prueba con testbenches propios y provistos.
-
2
Design Phase 2
Mejora tiempo, potencia y área (PPA) con ayuda de los LLM y del flujo de diseño.
-
Design Phase 3
Evalúa vulnerabilidades —canales laterales, abuso del modo depuración, troyanos de hardware— e implementa contramedidas.
-
Design Phase 4
Floorplanning, place-and-route, verificaciones de cierre (DRC, LVS, STA) y entregables de tape-out.
Capacitación inicial
Webinars de la Universidad de Arizona sobre diseño digital, herramientas de IA para hardware, GitHub y herramientas EDA.
Mentoría continua
Reuniones periódicas con mentores nacionales, office hours con expertos internacionales y seguimiento técnico del C-TASC.
Cómo se evalúa
Funcionalidad del diseño, verificación con testbench, métricas PPA, seguridad, documentación técnica y calidad del uso de la IA en el proceso.
Información clave
Lo esencial del hub técnico de AI-HDL 2027
Esto es lo que más necesitan entender los participantes sobre el reto técnico, la evaluación, las herramientas, la integridad académica y la documentación del proyecto. El repositorio oficial en GitHub es siempre la referencia técnica que manda.
Abrir el repositorio oficial AIHDL-2027 →Qué hacen los equipos
- Reciben un problema de diseño de hardware y desarrollan una solución en HDL con métodos de diseño asistido por IA.
- Pueden usar LLM para generar, depurar, explicar y optimizar código Verilog/VHDL: la calidad del prompt y de las iteraciones es parte del aprendizaje.
- El trabajo es iterativo: avanzan por fases de diseño, verifican con testbenches, reciben devoluciones del mentor y mejoran funcionalidad, eficiencia y seguridad.
- Deben documentar los prompts e interacciones con la IA, las decisiones de diseño, los resultados de verificación y el avance a lo largo de la competencia.
Juego limpio e integridad académica
- Toda interacción con la IA se registra y se entrega.
- Se trabaja únicamente dentro del equipo asignado.
- Los diseños son originales: no se copian de proyectos existentes.
- Solo se usan las herramientas y los recursos aprobados.
- Pedir guía al mentor está bien; pedir ayuda a equipos competidores, no.
Cómo se puntúa
Funcionalidad
40 %
¿El diseño hace lo que pide la especificación?
Integración de IA
25 %
Uso efectivo de herramientas y técnicas de IA.
Innovación
20 %
Soluciones creativas y enfoques novedosos.
Documentación
15 %
Calidad de las bitácoras de diseño y del registro de interacciones con la IA.
Criterios oficiales de evaluación de AI-HDL.
Herramientas de cada fase de diseño
DP1
Yosys y Verilator, para síntesis y simulación.
DP2
Yosys y OpenROAD, para optimización PPA.
DP3
Yosys, Verilator, flujos de fuzzing y pruebas, y benchmarks de Trust-Hub para el trabajo de seguridad.
DP4
OpenROAD, Magic, Netgen y KLayout, para el flujo de RTL a GDSII.
La integración con IA puede hacerse con flujos en Python y las APIs de LLM admitidas. Hay guías oficiales de instalación para Windows, macOS y Linux.
Repositorio y documentación
- Cada equipo mantiene un repositorio con su código, su documentación y los datos del proyecto.
- Puede ser privado durante la competencia si jueces y mentores tienen acceso, pero se espera que sea público al terminar, salvo indicación de la organización.
- Se pueden usar componentes de código abierto de terceros con la atribución y la licencia correctas; el trabajo propio del equipo debe ser original.
- Control de versiones, documentación, atribución y licencias son parte de las competencias profesionales que la competencia busca enseñar.
Dedicación semanal y apoyo
1 hpor semana con el mentor, en la reunión de seguimiento del equipo
3–5 hpor semana de trabajo en el proyecto, con horario flexible que define el equipo
Canales de apoyo: webinars oficiales, office hours con los mentores, canales de Discord y comunidad, GitHub Issues, ejemplos y guías de inicio.
Referencias oficiales
Cronograma
Estructura del Programa
Siete fases, del registro a las pasantías internacionales. Las fechas siguen el calendario oficial de la Universidad de Arizona.
-
Septiembre – Diciembre 2026
Fase 1
Inscripción y lanzamiento en Panamá
La inscripción oficial abre el 1 de septiembre y a fines de septiembre se realiza el Lanzamiento Virtual de AI-HDL Panamá. En este período los participantes arman sus equipos, reciben la orientación local y se registran en la plataforma oficial de la Universidad de Arizona.
- 1 de septiembre de 2026 — Abre la inscripción.
- Fines de septiembre de 2026 — Lanzamiento Virtual de AI-HDL Panamá: presentación del programa, categorías nacionales, reglas de participación y orientación para los equipos.
- 18 de diciembre de 2026 — Cierra la inscripción.
-
Octubre – Diciembre 2026
Fase 2
Capacitación y preparación
Los equipos panameños participan en los webinars introductorios oficiales de la Universidad de Arizona y se preparan para el reto técnico, el flujo de herramientas, la dinámica de la competencia y el diseño de hardware asistido por IA.
- 29 de octubre de 2026 — Webinar 1: panorama de AI-HDL, reto de diseño, flujo de herramientas, cronograma, rúbrica y entregas.
- 19 de noviembre de 2026 — Webinar 2: panorama del reto, demostración del diseño base y preguntas.
- 17 de diciembre de 2026 — Webinar 3: certificado ChipMango AI-HDL.
-
Enero – Abril 2027
Fase 3
Competencia Internacional AI-HDL
Los equipos panameños siguen el mismo calendario oficial de AI-HDL: las cuatro fases de diseño (DP), las revisiones de hito (MR) y las office hours (OH) que establece la Universidad de Arizona.
- 14 de enero de 2027 — DP#1: expansión del diseño base.
- 28 de enero de 2027 — MR#1 / OH#1.
- 11 de febrero de 2027 — DP#2: evaluación del diseño y optimización PPA.
- 25 de febrero de 2027 — MR#2 / OH#2.
- 11 de marzo de 2027 — DP#3: evaluación de seguridad y mitigación de amenazas.
- 25 de marzo de 2027 — MR#3 / OH#3.
- 8 de abril de 2027 — DP#4: del netlist del diseño al tape-out.
- 22 de abril de 2027 — MR#4 / OH#4.
- 29 de abril de 2027 — Entrega final del diseño, revisión y evaluación.
-
Abril – Mayo 2027
Fase 4
Evaluación oficial y resultados
La Universidad de Arizona realiza la evaluación técnica oficial de los equipos. AI-HDL Panamá no hace una evaluación técnica aparte: el proceso nacional se apoya en los puntajes y resultados oficiales emitidos por Arizona.
- 29 de abril de 2027 — Entrega final, revisión y evaluación dentro del proceso oficial de AI-HDL.
- 6 de mayo de 2027 — Anuncio del ganador internacional de AI-HDL.
- 12 de mayo de 2027 — La Universidad de Arizona entrega los puntajes de los equipos panameños para el ranking nacional.
-
Mayo 2027
Fase 5
Ranking Nacional AI-HDL Panamá
Con los resultados oficiales de la Universidad de Arizona se consolidan los puntajes de los equipos panameños y se arma el Ranking Nacional AI-HDL Panamá para las categorías que apliquen. Los diseños no se vuelven a evaluar a nivel local.
-
Junio 2027
Fase 6
Premiación nacional
Se realiza un evento nacional de reconocimiento en Panamá, una vez recibidos los resultados oficiales de Arizona. Reconoce a los equipos panameños mejor ubicados, a los mentores participantes y a las organizaciones que apoyaron, y puede incluir el anuncio formal de las pasantías para los participantes seleccionados.
-
Desde junio de 2027
Fase 7
Programa de pasantías internacionales
Los participantes seleccionados inician un programa de pasantía internacional, coordinado a través de la iniciativa AI-HDL Panamá y sus organizaciones aliadas. La duración y la fecha exacta de inicio se confirman más adelante: quedan sujetas a los trámites de viaje, administrativos, de seguro y de la institución anfitriona.
Qué ganas
Reconocimiento nacional y una puerta a Arizona
Pasantía en la Universidad de Arizona
Los estudiantes ganadores podrán realizar una pasantía de investigación y formación, financiada por el Programa de Desarrollo de Talento Humano – Pasantías del C-TASC AIP, sujeta a la disponibilidad de recursos y a los requisitos institucionales vigentes.
Ranking Nacional AI-HDL Panamá
La Universidad de Arizona elabora un ranking exclusivo para los equipos panameños, sin afectar su participación en la competencia internacional.
Evento Nacional de Premiación
En marzo, una ceremonia de reconocimiento con premios para los mejores equipos, sus mentores y los patrocinadores.
Formación de nivel internacional
Retos reales, mentoría especializada y los mismos criterios de evaluación que usa la industria de semiconductores.
Para empresas
Patrocina el talento que tu industria va a necesitar
Buscamos empresas y organizaciones del ecosistema de semiconductores, tecnología e innovación que quieran patrocinar premios, equipos, licencias de software o becas. A cambio: visibilidad ante la comunidad académica y acceso temprano a estudiantes con alto potencial en diseño digital y microelectrónica.
Escríbenos para patrocinar
o escribe directamente a info@c-tasc.org.pa
¿Listo para diseñar tu primer chip con IA?
Las inscripciones están abiertas. Arma tu equipo y súmate a AI-HDL Panamá.
Comparte el afiche con tu universidad, tus compañeros o tu equipo.
// Convocatoria abierta · Programa nacional
AI-HDL Panamá
Aprende a diseñar hardware digital con inteligencia artificial y compite junto a universidades de todo el mundo en la AI-HDL League de la Universidad de Arizona.
- Septiembre 2026 – Junio 2027
- Equipos de 2 a 3 integrantes
- Sin experiencia previa en HDL
El programa
Más que una competencia: una ruta para descubrir talento
AI-HDL Panamá es una iniciativa del C-TASC AIP que incorpora a Panamá a la AI-HDL League (Artificial Intelligence for Hardware Design League) de la Universidad de Arizona. Los equipos panameños compiten en la liga internacional y, al mismo tiempo, en un ranking nacional exclusivo para Panamá.
La meta es eliminar las barreras de entrada al diseño de hardware: con inteligencia artificial, mentoría especializada y herramientas profesionales de la industria, cualquier persona con ganas de aprender puede diseñar su primer circuito digital.
Conoce la AI-HDL League de la Universidad de Arizona →AI applied to hardware
Diseño digital asistido por inteligencia artificial, desde cero y sin experiencia previa.
Arizona capacity
La Universidad de Arizona dicta los webinars, la capacitación técnica y la mentoría internacional.
C-TASC executes
El C-TASC AIP organiza la competencia nacional, coordina a los mentores y lleva el ranking de Panamá.
Path to ASIC and internships
Los mejores perfiles se identifican para proyectos de ASIC y pasantías en la Universidad de Arizona.
Objetivos e indicadores del programa
Objetivos específicos:
- - Despertar el interés de estudiantes universitarios por el diseño digital y la industria de semiconductores.
- - Introducir el uso de herramientas de IA aplicadas al diseño de hardware (AI-assisted Hardware Design).
- - Desarrollar competencias en arquitectura digital, Verilog/SystemVerilog, verificación y metodologías modernas de diseño.
- - Crear una comunidad nacional de estudiantes, mentores, universidades y empresas alrededor del diseño de chips.
- - Identificar a los estudiantes con mayor potencial para integrarlos a los programas del C-TASC, cursos especializados, pasantías y futuros proyectos de ASIC.
Indicadores a largo plazo
- - Crecimiento sostenido en número de universidades, estudiantes, profesionales y mentores participantes.
- - Incremento de jóvenes que continúan su formación y desarrollan una carrera en diseño de hardware y microelectrónica.
- - Número de estudiantes que acceden a pasantías internacionales y programas avanzados del C-TASC.
- - Fortalecimiento de la colaboración entre academia e industria.
- - Incorporación de talento panameño a empresas, centros de investigación y proyectos del ecosistema de semiconductores.
Quién puede participar
Arma tu equipo de 2 o 3 personas
Panamá participa únicamente en la División Superior (Upper Division) de AI-HDL. Los integrantes pueden venir de la misma universidad o de instituciones distintas. Se recomiendan equipos multidisciplinarios, que reúnan estudiantes de áreas como ingeniería, física, computación, electrónica y afines.
Categoría
Estudiantil
Integrada exclusivamente por estudiantes de pregrado matriculados en instituciones de educación superior de Panamá al momento de la inscripción.
Categoría
Abierta
Profesionales o equipos mixtos que pueden incluir estudiantes, docentes, investigadores y profesionales de la industria.
Cómo funciona
Cuatro fases de diseño, de la idea al tape-out
Los equipos siguen la metodología oficial de la Universidad de Arizona. Cada fase cierra con una revisión técnica (Milestone Review) en la que se evalúa el avance del proyecto.
-
Design Phase 1
Genera Verilog con ayuda de LLM, sintetiza el netlist RTL y prueba con testbenches propios y provistos.
-
2
Design Phase 2
Mejora tiempo, potencia y área (PPA) con ayuda de los LLM y del flujo de diseño.
-
Design Phase 3
Evalúa vulnerabilidades —canales laterales, abuso del modo depuración, troyanos de hardware— e implementa contramedidas.
-
Design Phase 4
Floorplanning, place-and-route, verificaciones de cierre (DRC, LVS, STA) y entregables de tape-out.
Capacitación inicial
Webinars de la Universidad de Arizona sobre diseño digital, herramientas de IA para hardware, GitHub y herramientas EDA.
Mentoría continua
Reuniones periódicas con mentores nacionales, office hours con expertos internacionales y seguimiento técnico del C-TASC.
Cómo se evalúa
Funcionalidad del diseño, verificación con testbench, métricas PPA, seguridad, documentación técnica y calidad del uso de la IA en el proceso.
Información clave
Lo esencial del hub técnico de AI-HDL 2027
Esto es lo que más necesitan entender los participantes sobre el reto técnico, la evaluación, las herramientas, la integridad académica y la documentación del proyecto. El repositorio oficial en GitHub es siempre la referencia técnica que manda.
Abrir el repositorio oficial AIHDL-2027 →Qué hacen los equipos
- Reciben un problema de diseño de hardware y desarrollan una solución en HDL con métodos de diseño asistido por IA.
- Pueden usar LLM para generar, depurar, explicar y optimizar código Verilog/VHDL: la calidad del prompt y de las iteraciones es parte del aprendizaje.
- El trabajo es iterativo: avanzan por fases de diseño, verifican con testbenches, reciben devoluciones del mentor y mejoran funcionalidad, eficiencia y seguridad.
- Deben documentar los prompts e interacciones con la IA, las decisiones de diseño, los resultados de verificación y el avance a lo largo de la competencia.
Juego limpio e integridad académica
- Toda interacción con la IA se registra y se entrega.
- Se trabaja únicamente dentro del equipo asignado.
- Los diseños son originales: no se copian de proyectos existentes.
- Solo se usan las herramientas y los recursos aprobados.
- Pedir guía al mentor está bien; pedir ayuda a equipos competidores, no.
Cómo se puntúa
Funcionalidad
40 %
¿El diseño hace lo que pide la especificación?
Integración de IA
25 %
Uso efectivo de herramientas y técnicas de IA.
Innovación
20 %
Soluciones creativas y enfoques novedosos.
Documentación
15 %
Calidad de las bitácoras de diseño y del registro de interacciones con la IA.
Criterios oficiales de evaluación de AI-HDL.
Herramientas de cada fase de diseño
DP1
Yosys y Verilator, para síntesis y simulación.
DP2
Yosys y OpenROAD, para optimización PPA.
DP3
Yosys, Verilator, flujos de fuzzing y pruebas, y benchmarks de Trust-Hub para el trabajo de seguridad.
DP4
OpenROAD, Magic, Netgen y KLayout, para el flujo de RTL a GDSII.
La integración con IA puede hacerse con flujos en Python y las APIs de LLM admitidas. Hay guías oficiales de instalación para Windows, macOS y Linux.
Repositorio y documentación
- Cada equipo mantiene un repositorio con su código, su documentación y los datos del proyecto.
- Puede ser privado durante la competencia si jueces y mentores tienen acceso, pero se espera que sea público al terminar, salvo indicación de la organización.
- Se pueden usar componentes de código abierto de terceros con la atribución y la licencia correctas; el trabajo propio del equipo debe ser original.
- Control de versiones, documentación, atribución y licencias son parte de las competencias profesionales que la competencia busca enseñar.
Dedicación semanal y apoyo
1 hpor semana con el mentor, en la reunión de seguimiento del equipo
3–5 hpor semana de trabajo en el proyecto, con horario flexible que define el equipo
Canales de apoyo: webinars oficiales, office hours con los mentores, canales de Discord y comunidad, GitHub Issues, ejemplos y guías de inicio.
Referencias oficiales
Cronograma
Estructura del Programa
Siete fases, del registro a las pasantías internacionales. Las fechas siguen el calendario oficial de la Universidad de Arizona.
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Septiembre – Diciembre 2026
Fase 1
Inscripción y lanzamiento en Panamá
La inscripción oficial abre el 1 de septiembre y a fines de septiembre se realiza el Lanzamiento Virtual de AI-HDL Panamá. En este período los participantes arman sus equipos, reciben la orientación local y se registran en la plataforma oficial de la Universidad de Arizona.
- 1 de septiembre de 2026 — Abre la inscripción.
- Fines de septiembre de 2026 — Lanzamiento Virtual de AI-HDL Panamá: presentación del programa, categorías nacionales, reglas de participación y orientación para los equipos.
- 18 de diciembre de 2026 — Cierra la inscripción.
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Octubre – Diciembre 2026
Fase 2
Capacitación y preparación
Los equipos panameños participan en los webinars introductorios oficiales de la Universidad de Arizona y se preparan para el reto técnico, el flujo de herramientas, la dinámica de la competencia y el diseño de hardware asistido por IA.
- 29 de octubre de 2026 — Webinar 1: panorama de AI-HDL, reto de diseño, flujo de herramientas, cronograma, rúbrica y entregas.
- 19 de noviembre de 2026 — Webinar 2: panorama del reto, demostración del diseño base y preguntas.
- 17 de diciembre de 2026 — Webinar 3: certificado ChipMango AI-HDL.
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Enero – Abril 2027
Fase 3
Competencia Internacional AI-HDL
Los equipos panameños siguen el mismo calendario oficial de AI-HDL: las cuatro fases de diseño (DP), las revisiones de hito (MR) y las office hours (OH) que establece la Universidad de Arizona.
- 14 de enero de 2027 — DP#1: expansión del diseño base.
- 28 de enero de 2027 — MR#1 / OH#1.
- 11 de febrero de 2027 — DP#2: evaluación del diseño y optimización PPA.
- 25 de febrero de 2027 — MR#2 / OH#2.
- 11 de marzo de 2027 — DP#3: evaluación de seguridad y mitigación de amenazas.
- 25 de marzo de 2027 — MR#3 / OH#3.
- 8 de abril de 2027 — DP#4: del netlist del diseño al tape-out.
- 22 de abril de 2027 — MR#4 / OH#4.
- 29 de abril de 2027 — Entrega final del diseño, revisión y evaluación.
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Abril – Mayo 2027
Fase 4
Evaluación oficial y resultados
La Universidad de Arizona realiza la evaluación técnica oficial de los equipos. AI-HDL Panamá no hace una evaluación técnica aparte: el proceso nacional se apoya en los puntajes y resultados oficiales emitidos por Arizona.
- 29 de abril de 2027 — Entrega final, revisión y evaluación dentro del proceso oficial de AI-HDL.
- 6 de mayo de 2027 — Anuncio del ganador internacional de AI-HDL.
- 12 de mayo de 2027 — La Universidad de Arizona entrega los puntajes de los equipos panameños para el ranking nacional.
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Mayo 2027
Fase 5
Ranking Nacional AI-HDL Panamá
Con los resultados oficiales de la Universidad de Arizona se consolidan los puntajes de los equipos panameños y se arma el Ranking Nacional AI-HDL Panamá para las categorías que apliquen. Los diseños no se vuelven a evaluar a nivel local.
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Junio 2027
Fase 6
Premiación nacional
Se realiza un evento nacional de reconocimiento en Panamá, una vez recibidos los resultados oficiales de Arizona. Reconoce a los equipos panameños mejor ubicados, a los mentores participantes y a las organizaciones que apoyaron, y puede incluir el anuncio formal de las pasantías para los participantes seleccionados.
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Desde junio de 2027
Fase 7
Programa de pasantías internacionales
Los participantes seleccionados inician un programa de pasantía internacional, coordinado a través de la iniciativa AI-HDL Panamá y sus organizaciones aliadas. La duración y la fecha exacta de inicio se confirman más adelante: quedan sujetas a los trámites de viaje, administrativos, de seguro y de la institución anfitriona.
Qué ganas
Reconocimiento nacional y una puerta a Arizona
Pasantía en la Universidad de Arizona
Los estudiantes ganadores podrán realizar una pasantía de investigación y formación, financiada por el Programa de Desarrollo de Talento Humano – Pasantías del C-TASC AIP, sujeta a la disponibilidad de recursos y a los requisitos institucionales vigentes.
Ranking Nacional AI-HDL Panamá
La Universidad de Arizona elabora un ranking exclusivo para los equipos panameños, sin afectar su participación en la competencia internacional.
Evento Nacional de Premiación
En marzo, una ceremonia de reconocimiento con premios para los mejores equipos, sus mentores y los patrocinadores.
Formación de nivel internacional
Retos reales, mentoría especializada y los mismos criterios de evaluación que usa la industria de semiconductores.
Para empresas
Patrocina el talento que tu industria va a necesitar
Buscamos empresas y organizaciones del ecosistema de semiconductores, tecnología e innovación que quieran patrocinar premios, equipos, licencias de software o becas. A cambio: visibilidad ante la comunidad académica y acceso temprano a estudiantes con alto potencial en diseño digital y microelectrónica.
Escríbenos para patrocinar
o escribe directamente a info@c-tasc.org.pa
¿Listo para diseñar tu primer chip con IA?
Las inscripciones están abiertas. Arma tu equipo y súmate a AI-HDL Panamá.
Comparte el afiche con tu universidad, tus compañeros o tu equipo.